リーン設計事例

事例１　電源分離が必要なDDR／高速信号を4層基板で実現したい

課題　4層基板では、1つの信号層に対するリファンレンス層を作る事ができない。DDR3等の高速バスを実現するには配線層が足らず6層基板になってしまう。

事例２　モバイル機器に汎用のDDR3を小型化・省電力化して搭載したい。

課題　モバイル機器では、小型化、バッテリ長時間化、熱対策が課題である。特に DDRレイアウトが、等長配線、終端、レギュレータにより一番問題となる。

事例３　DDR3-2133の終端抵抗・レギュレータを削減したい。

課題　AV機器では、高機能・高画質化したいが、コストダウンもしたい。DDR3は、GHzを超える伝送のため、波形整合部品が外せない。

事例４　メモリモジュール基板（16GB）を安く実現したい。

課題　メモリモジュール基板は、大容量ほどコストが高く、高さや面積の制約がある。また、実装状態によっては動作が不安定になる等の問題がある。

事例５　8層基板やビルドアップ基板が推奨のDDR3を低層化したい。

課題　汎用ICでは、PKG性能に余裕を持たせるため、プリント基板上でクロス解消。

事例６　何をやっても直らないジッタを改善したい。

課題　高速I/Fにおいて、ジッタが規格を満足しない。信号系のジッタ対策だけでは解決できない。

事例７　設計検証時は合格だったが、量産品でジッタがスペックアウトした

事例8　プロービングできないBGA間の内層配線の波形を実測したい

事例８　プロービングできないBGA間の内層配線の波形を実測したい

課題　DDRはマージンが少なく、ばらつきでNGになる事があり評価は必須である。しかし、BGAでは内層引出しで、最短配線を行うためプロービングができない。

事例９　新規のASICを用いる場合でも、商品の開発期間を短くしたい。

課題　新規のASICを採用する場合、ASICとPCBのやり取り、ASICの設計待ち時間などにより、商品設計期間が長期化する。

事例１０　3Gbps信号の基板間ケーブル伝送を安く実現したい。

課題　GHzを超える基板間高速伝送を行う場合、ケーブルやコネクタによる伝送品質の悪化を抑えるため、高価な同軸ケーブルが必要になる。
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